Laporan Akhir 2 Modul 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

    B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

     

            2. Power DC

Gambar 4 Power DC

           3. Switch (SW-SPDT)

Gambar 5 Switch

          4.  Logicprobe atau LED

Gambar 6 Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

• Apabila B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. Karena pada percobaan ini, tepatnya pada kaki R (reset) diberi logika 0, maka untuk rangkaiannya menjadi bersifat asinkronous reset sehingga outputnya menjadi berlogika 0. Ini sesuai dengan tabel kebenaran yang ada.
• Apabila B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. Ini sesuai dengan tabel kebenaran yang ada.
• Apabila B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.
• Apabila B0=1, B1=1 dan B2=toggle, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Kondisi ini dinamakan kondisi toggle yatu kondisi disaat outputnya membalikkan nilai output sebeumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Apa yang terjadi jika B1 diganti CLK pada kondisi 2?

Pada rangkaian percobaan ini B1 terhubung ke kaki bagian S apabila B1 diganti dengan clock, maka outputnya akan berubah menjadi Q = 0, Q' = 1. Namun perubahan ini hanya terjadi sebentar. Perubahan ini seperti mendeskripsikan kondisi toggle.

2. Apakah Ada pengembangan terbaru dari T Flip-Flop? Jika Ada, sebutkan dan jelaskan. 

Sejauh ini belum ada pengembangan baru dari T flip- flop. Walaupun belum ada pengembangan baru yang signifikan, T flip- flop tetap merupakan komponen yang penting dalam desain rangkaian digital dan digunakan dalam berbagai aplikasi, termasuk dalam pembuatan rangkaian sinkron dan penghitung  (counter) dalam sistem digital.

3. Bagaimana proses pengolahan data saat kondisi toggle? 

• Pada awalnya, T Flip-Flop memiliki keadaan awal yang dapat berupa 0 atau 1 pada outputnya.
• Ketika sinyal input T bernilai 1, maka terjadi toggling atau perubahan keadaan output Q.
• Jika pada saat toggle, output Q awalnya adalah 1, maka saat toggle output Q akan menjadi 0. Begitupun sebaliknya.
• Saat terjadi toggling, perubahan keadaan output Q biasanya terjadi pada edge rising  atau edge falling. 
• Sinyal input T yang bernilai 0  tidak menyebabkan perubahan pada keadaan output Q. Output Q akan tetap berada pada keadaan sebelumnya.

7. Link Download [Kembali]

• HTML klik disini
• Simulasi Proteus klik disini
• Video Percobaan klik disini
• Datasheet IC 74LS112 klik disini
• Datasheet Switch klik disini