Laporan Akhir 1 Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

    B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

        2. IC 7474 (D Flip Flop)

Gambar 4. IC 7474

           3. Power DC

Gambar 5. Power DC

           4. Switch (SW-SPDT)

Gambar 6. Switch

          5.  Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

*Pada rangkaian percobaan 1 ini, digunakan jenis IC 74LS112 dan IC 7474. Pada IC 74LS112, kaki R (reset) dihubungkan ke B0 dengan inputan 1, kaki S (set) dihubungkan ke B1 dengan inputan 1, kemudian untuk kaki J dihubungkan ke B2 dengan inputan 0, kaki clk dihubungkan ke B3 dengan inputan 1, dan kaki K dihubungkan ke B4 dengan inputan B4. Untuk outputnya sendiri adalah Q yang dihubungkan ke H7 dan Q' yang merupakan komplemen dari Q dan dihubungkan ke H6. Sedangkan pada IC 7474, kaki D dihubungkan ke B5 dengan inputan 0 dan kaki clk dihubungkan ke B6 dengan inputan 1. Untuk outputnya sendiri adalah Q yang dihubungkan ke H4 dengan input 0 dan Q' yang dihubungkan ke H3. Apabila rangkaian dijalankan maka untuk hasil outputnya sendiri adalah bernilai 0 untuk Q dan 1 untuk Q'. Hal ini disebabkan karena clk bersifat active low, dimana ia akan aktif saat berlogika 0. Sedangkan pada rangkaian ini, clk nya diberi masukan 1 sehingga clknya tidak aktif dan menghasilkan keluaran berupa 0.

*Pada percobaan ini, juga divariasikan beberapa kondisi. Adapun kondisi-kondisi tersebut adalah:

• Saat B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=0 dan Q'=1.
• Saat B0=1, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output pada J-K Flip Flop 1 dan pada D Flip Flop juga 1. Ini dikarenakan pada rangkaian ini dia aktif low, dan diberi inputan berupa 0, maka akan membuat rangkaiannnya mengeluarkan output sebesar 1.
• Saat B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=1 dan Q'=1. Kondisi ini dinamakan kondisi terlarang, karena Q dan Q' memiliki nilai yang sama yaitu 1. Seharusnya untuk nilai Q dan Q' itu berlawnana satu sama lain, tteapi pada kali ini, dia memiliki nilai yang sama. Oleh sebab itulah kondisi ini disebut kondisi terlarang. Kondisi ini juga disebut sebagai kondisi tidak stabil..
• Saat B0=1, B1=1, B2=0, B3=toggle, B4=0, B5=0, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=0, B3=toggle, B4=1, B5=1, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=0 dan Q'=1, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=1, B3=toggle, B4=0, B5=don't care, dan B6=0, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
• Saat B0=1, B1=1, B2=1, B3=toggle, B4=1, B5 dan B6 diputus, maka dihasilkan outputadalah toggle, dimana ia berlawanan dengan ouput sebelumnya. Dimana sebelumnya outputnya adalah Q=1 dan Q'=0. Tetapi setelah dia bersifat toggle, maka untuk outputnya yang dihasilka adalah Q=0 dan Q'=1.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?

    B0 terletak pada kaki R sedangkan B1 terletak pada kaki S. Apabila kaki R dan S tersebut diberi inputan 0 maka outputnya adalah untuk J-K flip-flop Q = 1 Q' =1 dan untuk D flip- flop Q = 1,  Q' = 1. Kondisi ini merupakan kondisi yang dilarang karena keadaannya tidak stabil. Hal ini dikarenakan rangkaian aktif low dimana dia akan aktif saat diberi masukkan 0, oleh karena itu inputnya tidak stabil.

2. Bagaimana jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?

    Karena B3 terhubung pada clock di J-K flip-flop maka apabila B3 diputus  apabila input pada J-K flip-flop diganti-ganti tidak akan ada perubahan apapun pada outputnya karena nilai J-K flip-flop juga dipengaruhi oleh clock.

3. Bagaimana pengaruh pin R S pada JK dan D Flip-Flop? 

Pin R (Reset) dan S (Set) pada flip-flop adalah input yang digunakan untuk mengatur atau mengubah keadaan internal flip-flop.

    Pada J-K dan D flip- flop :

• Ketika R = 0 dan S = 0: Flip-flop tidak terdapat perubahan (NC)
• Ketika R = 0 dan S = 1: Flip-flop di-reset keluaran Q = 0.
• Ketika R = 1 dan S = 0: Flip-flop di-set keluaran Q = 1.
• Ketika R = 1 dan S = 1: Flip-flop keluarannya tidak valid

7. Link Download [Kembali]

• HTML klik disini
• Simulasi Proteus klik disini
• Video Percobaan klik disini
• Datasheet  IC 74LS112 (J-K Flip Flop) klik disini
• Datasheet IC 7474 (D Flip Flop) klik disini
• Datasheet Switch klik disini